A3T2GF40CBF-HPI

Zentel Japan
155-A3T2GF40CBF-HPI
A3T2GF40CBF-HPI

Fabr.:

Descripción:
DRAM DDR3&DDR3L 2Gb, 128Mx16, 1866 at CL13, 1.35V&1.5V, FBGA-96, Ind. Temp.

Modelo ECAD:
Descargue el Cargador de bibliotecas gratuito para convertir este archivo para su herramienta ECAD. Obtenga más información del modelo ECAD.

En existencias: 1.884

Existencias:
1.884 Puede enviarse inmediatamente
Plazo de producción de fábrica:
20 Semanas Tiempo estimado para la producción en fábrica para cantidades superiores a las mostradas.
Las cantidades mayores que 1884 estarán sujetas a requisitos de pedido mínimo.
Mínimo: 1   Múltiples: 1
Precio unitario:
-,-- €
Precio total:
-,-- €
Tarifa estimada:

Precio (EUR)

Cant. Precio unitario
Precio total
9,31 € 9,31 €
8,66 € 86,60 €
8,39 € 209,75 €
8,20 € 410,00 €
7,99 € 799,00 €
7,73 € 1.932,50 €
7,27 € 3.635,00 €
7,08 € 7.080,00 €
2.090 Cotización

Atributo del producto Valor del atributo Seleccionar atributo
Zentel Japan
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR3L
2 Gbit
16 bit
933 MHz
FPGA-96
128 M x 16
1.283 V
1.575 V
- 40 C
+ 95 C
DDR3(L)
Tray
Marca: Zentel Japan
País de ensamblaje: Not Available
País de difusión: Not Available
País de origen: TW
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad del paquete de fábrica: 2090
Subcategoría: Memory & Data Storage
Corriente de suministro (máx.): 82 mA
Nombre comercial: Zentel Japan
Peso unitario: 234,800 mg
Productos encontrados:
Para mostrar productos similares, seleccione al menos una casilla
Seleccione al menos una casilla para mostrar productos similares dentro de esta categoría.
Atributos seleccionados: 0

CNHTS:
8542329010
USHTS:
8542320036
ECCN:
EAR99

DDR3 SDRAM

Zentel DDR3 SDRAM features a high-speed data transfer that is realized by the 8 bits prefetch pipelined architecture. The SDRAM has a double-data-rate architecture with two data transfers per clock cycle. They have a bi-directional differential data strobe (DQS and /DQS) and are transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs. The differential clock inputs (CK and /CK) DLL aligns DQ and DQS transitions with CK transitions.